ISSI SDRAM IS42S32400J-6BLI, 128 MB, Montaje superficial, BGA 32 bit, 90 pines
- Código RS:
- 648-081
- Referência do fabricante:
- IS42S32400J-6BLI
- Fabricante:
- ISSI
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- Código RS:
- 648-081
- Referência do fabricante:
- IS42S32400J-6BLI
- Fabricante:
- ISSI
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | ISSI | |
| Tamaño de la memoria | 128MB | |
| Tipo de producto | SDRAM | |
| Organización | Punta 1M | |
| Ancho del bus de datos | 32bit | |
| Número de líneas de bus | 12bit | |
| Frecuencia del reloj máxima | 166MHZ | |
| Tiempo de acceso aleatorio máximo | 6ns | |
| Tipo de montaje | Montaje superficial | |
| Encapsulado | BGA | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 90 | |
| Temperatura de funcionamiento máxima | 85°C | |
| Certificaciones y estándares | RoHS | |
| Serie | IS42S32400J | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 3.6V | |
| Corriente de suministro | 120mA | |
| Tensión de alimentación mínima | 3V | |
| Selecionar tudo | ||
|---|---|---|
Marca ISSI | ||
Tamaño de la memoria 128MB | ||
Tipo de producto SDRAM | ||
Organización Punta 1M | ||
Ancho del bus de datos 32bit | ||
Número de líneas de bus 12bit | ||
Frecuencia del reloj máxima 166MHZ | ||
Tiempo de acceso aleatorio máximo 6ns | ||
Tipo de montaje Montaje superficial | ||
Encapsulado BGA | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 90 | ||
Temperatura de funcionamiento máxima 85°C | ||
Certificaciones y estándares RoHS | ||
Serie IS42S32400J | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 3.6V | ||
Corriente de suministro 120mA | ||
Tensión de alimentación mínima 3V | ||
La SDRAM ISSI de 128 MB es una memoria CMOS de acceso aleatorio dinámico de alta velocidad diseñada para funcionar en sistemas de memoria VDD de 3,3 V y VDDQ de 3,3 V que contienen 134. 217. 728 bits. Configurada internamente como DRAM de cuatro bancos con una interfaz síncrona. Cada banco de 33. 554. 432 bits está organizado en 4. 096 filas por 256 columnas por 32 bits. Todas las señales se registran en el borde positivo de la señal de reloj, CLK. Todas las entradas y salidas son compatibles con LVTTL. La SDRAM de 128 MB tiene la capacidad de disparar datos sincrónicamente a una alta velocidad de datos con generación automática de direcciones de columna, la capacidad de intercalar entre bancos internos para ocultar el tiempo de recarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada ciclo de reloj durante el acceso de disparo.
Actualización automática (CBR)
Actualización automática
Interfaz LLVTTL
Dirección de columna aleatoria de cada ciclo de reloj
