Alliance Memory SDRAM AS4C32M16SB-7TCN, 512 MB, Superficie, TSOP 16 bit, 54 pines
- Código RS:
- 230-8426
- Número do artigo Distrelec:
- 301-51-412
- Referência do fabricante:
- AS4C32M16SB-7TCN
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8426
- Número do artigo Distrelec:
- 301-51-412
- Referência do fabricante:
- AS4C32M16SB-7TCN
- Fabricante:
- Alliance Memory
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la memoria | 512MB | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 13bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 166MHZ | |
| Tiempo de acceso aleatorio máximo | 5.4ns | |
| Número de palabras | 8K | |
| Tipo de montaje | Superficie | |
| Encapsulado | TSOP | |
| Número de pines | 54 | |
| Temperatura de Funcionamiento Mínima | 0°C | |
| Temperatura de funcionamiento máxima | 70°C | |
| Certificaciones y estándares | No | |
| Longitud | 22.35mm | |
| Altura | 1.2mm | |
| Tensión de alimentación mínima | 3V | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 3.6V | |
| Selecionar tudo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la memoria 512MB | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 13bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 166MHZ | ||
Tiempo de acceso aleatorio máximo 5.4ns | ||
Número de palabras 8K | ||
Tipo de montaje Superficie | ||
Encapsulado TSOP | ||
Número de pines 54 | ||
Temperatura de Funcionamiento Mínima 0°C | ||
Temperatura de funcionamiento máxima 70°C | ||
Certificaciones y estándares No | ||
Longitud 22.35mm | ||
Altura 1.2mm | ||
Tensión de alimentación mínima 3V | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 3.6V | ||
La SDRAM Alliance Memory 512MB es una DRAM síncrona CMOS de alta velocidad que contiene 512 Mbits. Está configurado internamente como 4 bancos de 16 canal x 8M DRAM con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas; los accesos comienzan en una ubicación seleccionada y continúan durante un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando Bank Activate, seguido por un comando Read o Write.
Actualización automática y actualización automática
8192 ciclos de actualización/64ms
Modo de desconexión CKE
Fuente de alimentación única de +3,3V ±0,3V V.
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