Alliance Memory SDRAM AS4C32M16D3L-12BIN, 512 MB, Superficie, FBGA 16 bit, 96 pines
- Código RS:
- 230-8424
- Referência do fabricante:
- AS4C32M16D3L-12BIN
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8424
- Referência do fabricante:
- AS4C32M16D3L-12BIN
- Fabricante:
- Alliance Memory
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tipo de producto | SDRAM | |
| Tamaño de la memoria | 512MB | |
| Organización | 32M x 16 | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 12bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 800MHz | |
| Tiempo de acceso aleatorio máximo | 20ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 96 | |
| Temperatura de funcionamiento máxima | 95°C | |
| Serie | AS4C32M16D3L | |
| Certificaciones y estándares | RoHS | |
| Longitud | 8mm | |
| Altura | 1mm | |
| Anchura | 13 mm | |
| Tensión de alimentación mínima | 1.283V | |
| Tensión de alimentación máxima | 1.45V | |
| Estándar de automoción | No | |
| Selecionar tudo | ||
|---|---|---|
Marca Alliance Memory | ||
Tipo de producto SDRAM | ||
Tamaño de la memoria 512MB | ||
Organización 32M x 16 | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 12bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 800MHz | ||
Tiempo de acceso aleatorio máximo 20ns | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 96 | ||
Temperatura de funcionamiento máxima 95°C | ||
Serie AS4C32M16D3L | ||
Certificaciones y estándares RoHS | ||
Longitud 8mm | ||
Altura 1mm | ||
Anchura 13 mm | ||
Tensión de alimentación mínima 1.283V | ||
Tensión de alimentación máxima 1.45V | ||
Estándar de automoción No | ||
Los DRAM Alliance Memory 512MB de doble velocidad de datos-3L (DDR3L) son una arquitectura de doble velocidad de datos para lograr un funcionamiento a alta velocidad. Está configurado internamente como una DRAM de ocho bancos.
8 bancos internos para operaciones simultáneas
arquitectura de recuperación previa de 8n bits
Arquitectura interna canalizada
Precarga y desconexión activa
Registros de modo programable y modo extendido
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