Infineon Memoria DDR SDRAM, 64 MB, Superficie, FBGA 8 bit, 24 pines
- Código RS:
- 201-7970
- Referência do fabricante:
- S27KS0643GABHV020
- Fabricante:
- Infineon
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- Código RS:
- 201-7970
- Referência do fabricante:
- S27KS0643GABHV020
- Fabricante:
- Infineon
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Infineon | |
| Tamaño de la memoria | 64MB | |
| Tipo de producto | Memoria DDR SDRAM | |
| Organización | 8M x 8 bits | |
| Ancho del bus de datos | 8bit | |
| Número de líneas de bus | 16bit | |
| Frecuencia del reloj máxima | 200MHZ | |
| Número de bits por palabra | 8 | |
| Tiempo de acceso aleatorio máximo | 35ns | |
| Número de palabras | 8K | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Número de pines | 24 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 105°C | |
| Certificaciones y estándares | No | |
| Anchura | 8mm | |
| Serie | S27KS0643 | |
| Altura | 1mm | |
| Longitud | 8mm | |
| Tensión de alimentación mínima | 1.7V | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 2V | |
| Selecionar tudo | ||
|---|---|---|
Marca Infineon | ||
Tamaño de la memoria 64MB | ||
Tipo de producto Memoria DDR SDRAM | ||
Organización 8M x 8 bits | ||
Ancho del bus de datos 8bit | ||
Número de líneas de bus 16bit | ||
Frecuencia del reloj máxima 200MHZ | ||
Número de bits por palabra 8 | ||
Tiempo de acceso aleatorio máximo 35ns | ||
Número de palabras 8K | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Número de pines 24 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 105°C | ||
Certificaciones y estándares No | ||
Anchura 8mm | ||
Serie S27KS0643 | ||
Altura 1mm | ||
Longitud 8mm | ||
Tensión de alimentación mínima 1.7V | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 2V | ||
Cypress Semiconductor S27KL0642/S27KS0642 es una HyperRAM de 64 Mb que es una DRAM de actualización automática CMOS de alta velocidad con interfaz Hyper Bus. La matriz de la DRAM utiliza celdas dinámicas que requieren una actualización periódica. La lógica de control de actualización que se encuentra dentro del dispositivo, administra las operaciones de actualización en la matriz DRAM cuando el Master (host) de interfaz de Hyper Bus (Hyper Bus) no lee ni escribe activamente la memoria. La matriz DRAM aparece en el host como si la memoria utilizara celdas estáticas que conserven los datos sin actualizar, ya que el host no es necesario para administrar ninguna operación de actualización. Por lo tanto, esta memoria se llama con mayor precisión o se puede describir como RAM pseudo estática (PSRAM).
Rango de temperaturas: -40 °C a +85 °C.
Ancho de banda de interfaz (Mbps): 400Mbps
Compatible con RoHS