Winbond SDRAM W972GG6KB25I, 2 Gb, Superficie, WBGA 16 bit, 84 pines
- Código RS:
- 188-2835
- Referência do fabricante:
- W972GG6KB25I
- Fabricante:
- Winbond
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- Código RS:
- 188-2835
- Referência do fabricante:
- W972GG6KB25I
- Fabricante:
- Winbond
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Winbond | |
| Tamaño de la memoria | 2Gb | |
| Tipo de producto | SDRAM | |
| Organización | 256M x 8 bits | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 17bit | |
| Número de bits por palabra | 8 | |
| Frecuencia del reloj máxima | 533MHZ | |
| Tiempo de acceso aleatorio máximo | 0.4ns | |
| Número de palabras | 256M | |
| Tipo de montaje | Superficie | |
| Encapsulado | WBGA | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 84 | |
| Temperatura de funcionamiento máxima | 95°C | |
| Certificaciones y estándares | RoHS | |
| Serie | W972GG6KB | |
| Longitud | 12.6mm | |
| Altura | 600μm | |
| Anchura | 8.1mm | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 1.9V | |
| Corriente de suministro | 280mA | |
| Tensión de alimentación mínima | 1.7V | |
| Selecionar tudo | ||
|---|---|---|
Marca Winbond | ||
Tamaño de la memoria 2Gb | ||
Tipo de producto SDRAM | ||
Organización 256M x 8 bits | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 17bit | ||
Número de bits por palabra 8 | ||
Frecuencia del reloj máxima 533MHZ | ||
Tiempo de acceso aleatorio máximo 0.4ns | ||
Número de palabras 256M | ||
Tipo de montaje Superficie | ||
Encapsulado WBGA | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 84 | ||
Temperatura de funcionamiento máxima 95°C | ||
Certificaciones y estándares RoHS | ||
Serie W972GG6KB | ||
Longitud 12.6mm | ||
Altura 600μm | ||
Anchura 8.1mm | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 1.9V | ||
Corriente de suministro 280mA | ||
Tensión de alimentación mínima 1.7V | ||
The W972GG6KB is a 2G bits DDR2 SDRAM, and speed involving -18, -25/25I, and -3/-3I.
Double Data Rate architecture: two data transfers per clock cycle
CAS Latency: 3, 4, 5, 6 and 7
Burst Length: 4 and 8
Bi-directional, differential data strobes (DQS and /DQS ) are transmitted / received with data
Edge-aligned with Read data and center-aligned with Write data
DLL aligns DQ and DQS transitions with clock
Differential clock inputs (CLK and /CLK)
Data masks (DM) for write data
Commands entered on each positive CLK edge, data and data mask are referenced to both edges of /DQS
Posted /CAS programmable additive latency supported to make command and data bus efficiency
Read Latency = Additive Latency plus CAS Latency (RL = AL + CL)
Off-Chip-Driver impedance adjustment (OCD) and On-Die-Termination (ODT) for better signal quality
Auto-precharge operation for read and write bursts
Auto Refresh and Self Refresh modes
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = Read Latency - 1 (WL = RL - 1)
Interface: SSTL_18
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