Alliance Memory SDRAM AS4C64M8D3-12BINTR, 512 MB, Superficie, Bola FBGA-78 8 bit, 78 pines
- Código RS:
- 425-144
- Referência do fabricante:
- AS4C64M8D3-12BINTR
- Fabricante:
- Alliance Memory
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|---|---|---|
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- Código RS:
- 425-144
- Referência do fabricante:
- AS4C64M8D3-12BINTR
- Fabricante:
- Alliance Memory
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la memoria | 512MB | |
| Tipo de producto | SDRAM | |
| Organización | 64M x 8 | |
| Ancho del bus de datos | 8bit | |
| Número de bits por palabra | 8 | |
| Frecuencia del reloj máxima | 800MHz | |
| Tiempo de acceso aleatorio máximo | 20ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-78 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 78 | |
| Temperatura de funcionamiento máxima | 95°C | |
| Certificaciones y estándares | RoHS, JEDEC Standard | |
| Serie | AS4C64M8D3 | |
| Longitud | 10.5mm | |
| Altura | 1mm | |
| Anchura | 8 mm | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 1.5V | |
| Tensión de alimentación mínima | 1.425V | |
| Selecionar tudo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la memoria 512MB | ||
Tipo de producto SDRAM | ||
Organización 64M x 8 | ||
Ancho del bus de datos 8bit | ||
Número de bits por palabra 8 | ||
Frecuencia del reloj máxima 800MHz | ||
Tiempo de acceso aleatorio máximo 20ns | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-78 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 78 | ||
Temperatura de funcionamiento máxima 95°C | ||
Certificaciones y estándares RoHS, JEDEC Standard | ||
Serie AS4C64M8D3 | ||
Longitud 10.5mm | ||
Altura 1mm | ||
Anchura 8 mm | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 1.5V | ||
Tensión de alimentación mínima 1.425V | ||
- COO (País de Origem):
- TW
Esta DRAM de Alliance Memory de 512 MB con doble velocidad de datos 3L (DDR3L) cuenta con una arquitectura de doble velocidad de datos para un funcionamiento de alta velocidad. El chip está diseñado para cumplir todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente.
Nivelación de escritura
ZQ Calibración
ODT dinámico (Rtt_Nom & Rtt_WR)
Conforme a RoHS
Actualización automática y autorrenovación
Cumple la norma JEDEC
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