SDRAM W9425G6KH-5I, 256Mbit, 200MHZ, Montaje superficial, TSOP, 66 pines DDR
- Código RS:
- 188-2575
- Referência do fabricante:
- W9425G6KH-5I
- Fabricante:
- Winbond
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- Código RS:
- 188-2575
- Referência do fabricante:
- W9425G6KH-5I
- Fabricante:
- Winbond
Especificações
Documentação Técnica
Legislação e Conformidade
Detalhes do produto
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Selecionar tudo | Atributo | Valor |
|---|---|---|
| Marca | Winbond | |
| Tamaño de la Memoria | 256Mbit | |
| Clase SDRAM | DDR | |
| Organización | 32M x 8 bit | |
| Transmisión de Datos | 200MHZ | |
| Ancho del Bus de Datos | 16bit | |
| Ancho del Bus de Direcciones | 15bit | |
| Número de Bits de Palabra | 8bit | |
| Tiempo de Acceso Aleatorio Máximo | 55ns | |
| Número de Palabras | 32M | |
| Tipo de Montaje | Montaje superficial | |
| Tipo de Encapsulado | TSOP | |
| Conteo de Pines | 66 | |
| Dimensiones | 22.35 x 10.29 x 1.05mm | |
| Altura | 1.05mm | |
| Longitud | 22.35mm | |
| Tensión de Alimentación Máxima de Funcionamiento | 2.7 V | |
| Temperatura de Funcionamiento Mínima | -40 °C | |
| Ancho | 10.29mm | |
| Tensión de Alimentación de Funcionamiento Mínima | 2.3 V | |
| Temperatura Máxima de Funcionamiento | +85 °C | |
| Selecionar tudo | ||
|---|---|---|
Marca Winbond | ||
Tamaño de la Memoria 256Mbit | ||
Clase SDRAM DDR | ||
Organización 32M x 8 bit | ||
Transmisión de Datos 200MHZ | ||
Ancho del Bus de Datos 16bit | ||
Ancho del Bus de Direcciones 15bit | ||
Número de Bits de Palabra 8bit | ||
Tiempo de Acceso Aleatorio Máximo 55ns | ||
Número de Palabras 32M | ||
Tipo de Montaje Montaje superficial | ||
Tipo de Encapsulado TSOP | ||
Conteo de Pines 66 | ||
Dimensiones 22.35 x 10.29 x 1.05mm | ||
Altura 1.05mm | ||
Longitud 22.35mm | ||
Tensión de Alimentación Máxima de Funcionamiento 2.7 V | ||
Temperatura de Funcionamiento Mínima -40 °C | ||
Ancho 10.29mm | ||
Tensión de Alimentación de Funcionamiento Mínima 2.3 V | ||
Temperatura Máxima de Funcionamiento +85 °C | ||
The W9425G6KH is a 256M DDR SDRAM and speed involving -4/-5/-5I/-5A.
Up to 250 MHz Clock Frequency
Double Data Rate architecture, two data transfers per clock cycle
Differential clock inputs (CLK and /CLK)
DQS is edge-aligned with data for Read, center-aligned with data for Write
CAS Latency: 2, 2.5, and 3
Burst Length: 2, 4 and 8
Auto Refresh and Self Refresh
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = 1
7.8μS refresh interval (8K/64 mS refresh)
Maximum burst refresh cycle: 8
Interface: SSTL_2
Double Data Rate architecture, two data transfers per clock cycle
Differential clock inputs (CLK and /CLK)
DQS is edge-aligned with data for Read, center-aligned with data for Write
CAS Latency: 2, 2.5, and 3
Burst Length: 2, 4 and 8
Auto Refresh and Self Refresh
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = 1
7.8μS refresh interval (8K/64 mS refresh)
Maximum burst refresh cycle: 8
Interface: SSTL_2
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