Búfer de reloj 9DB633AGILF, 5 TSSOP, 28-pin

El búfer de retardo cero de Renesas Electronics admite requisitos de reloj PCIe Gen1 y Gen2. Se acciona por un par de salida SRC diferencial de un generador de reloj principal IDT. Atenua el jitter en el reloj de entrada y tiene un ancho de banda PLL seleccionable para maximizar el rendimiento en sistemas con o sin reloj de espectro extendido.

Interfaz SMBus
Ancho de banda PLL seleccionable
Minimiza el pico de jitter en PLL descendentes
Jitter ciclo a ciclo < 50ps
Desviación de salida a salida < 50 ps
Disparo de fase PCIe Gen3 < 1,0 ps RMS