Búfer 9DB106BGLFT, TSSOP, 28-pin

El búfer de retardo cero Renesas Electronics admite requisitos de reloj PCIe Gen1 y Gen2. El se acciona mediante un par de salida SRC diferencial de un generador de reloj principal compatible con IDT. Atenúa la fluctuación en el reloj de entrada y dispone de un ancho de banda PLL seleccionable para maximizar el rendimiento en sistemas con o sin reloj de amplio espectro. Una interfaz SMBus permite controlar el ancho de banda PLL y las opciones de derivación, mientras que 2 contactos de solicitud de reloj hacen que sea adecuado para aplicaciones de tarjeta Express.

El ancho de banda pll seleccionable minimiza el pico de fluctuación en pll de bajada
Pistas compatibles con amplio espectro que extienden el reloj de entrada para emi baja
Las salidas no utilizadas de la interfaz SMBus pueden desactivarse